数字后端设计工程师难学吗？

了解前端

这里的了解前端是指熟悉Verilog硬件描述语言(不需要自己写编码)。当然，如果你写过RTL代码，很多大牛之前在实际工作中做过前端设计。当你得到一个设计好的RTL，你需要了解设计中包含了哪些功能子模块，了解设计中的时钟电路结构，以便后面写约束约束。是的，你完全正确，那就是你需要能够自己编写绑定文档。

熟悉合成

当RTL准备好了，它可以用于逻辑综合。这里说的合成不是简单的运行流程。

首先需要和前端工程师沟通，了解设计架构，时钟电路结构，时钟之间的同步异步关系，芯片应用场景等等。

第二，根据设计需求，开始写设计约束文档SDC，请前端设计工程师审核(这个过程需要和前端设计工程师不断沟通，尤其是第一次做新设计的时候)。

第三，制定扫描链插入方法，分配扫描链数量，保证测试覆盖，生成扫描测试图。

第四，在DC/DCT中进行PPA优化(性能、功耗、面积)。